Fachkonzept Master-Slave-D-Flip-Flop
Zeitliche Berechnungen
Bei den vier RS-FF, welche in einer Reihe geschaltet sind, benötigt jedes FF 11ns Vorlaufzeit (1ns für die Leitung, 10 für das eigentliche Schalten),
bis das angelegte Signal an den Ausgang angelegt wird.
Bei dem vorherigen 4-Bit-Paralleladdierer schaltet (theoretisch) jeder Addierer nach exakt 11 ns seine Berechnung aus a_x und b_x durch
ohne Betrachtung der Überträge;
nach 12 ns liegen diese ersten (falschen) Berechnungen an den LEDs an, nach 45 ns sind alle Übertrage beachtet und durchgeschalten.
Bei den vorherigen Beispielen mit den den vier RS-FF in Reihe sollte das Taktsignal mindestens eine "Frequenz von 11 ns" haben;
bei dem 4-Bit-Paralleladdierer mindestens
45 ns.
Um das vorherige Problem, während der Taktphase c = 1 (d.h. während einem Zeitintervall) ist jede Änderung am Eingang d sofort am Ausgang eines
D-FF wirksam, zu lösen, bedient man sich einer ganz einfachen Idee: Das Master-Slave-Prinzip („Schleusen-Prinzip“).
Fachkonzept Master-Slave-D-Flip-Flop
- während der Phase c = 1: Master übernimmt, Slave bleibt;
- während der Phase c = 0: Master speichert, Slave übernimmt dessen Wert und schaltet den Ausgang durch.
Man nennt diese Art von Flip-Flop auch einflankengesteuertes FlipFlop.
Teste die Schaltung und erkläre ihre Funktionsweise. Begründe insbesondere die Notwendigkeit des NICHT-Gatters an der Taktleitung.
Solange c auf 0 steht, wird der Master das D-Signal nicht berücksichtigen. Mit steigender Flanke (von 0 auf 1) ändert der Master den Wert
seines Ausgangs Q_M. Der Slave ändert erst zum Zeitpunkt des Wechsels von C von 1 auf 0 (fallende Taktflanke des Taktes) seinen Ausgang Q_S.
Damit ist dann der Eingang d gespeichert (= Q durchgeschaltet).
Durch das NICHT-Gattter wird zur gleichen Zeit immer nur genau ein D-FF aktiv geschaltet (C = 1).
